CML时钟分频电路、二级时钟分频电路及模数转换器

本发明的一个实施方式提供了一种CML时钟分频电路，其包括电性连接的缓冲级电路和分频级电路。其中所述缓冲级电路用于接收输入的时钟信号，其输出的时钟信号则是接入到所述分频级电路输入的时钟信号的控制端。其中所述缓冲级电路的输入和输出均为模拟时钟信号；而所述分频级电路的输入为模拟时钟信号，输出则为数字时钟信号。本发明涉及的所述CML时钟分频电路，其采用两级电路结果，仅需要设置一组固定偏置电流Ibias，相对于现有技术中设置两组固定偏置电流Ibias而言，整体功耗下降明显。