可重构的存算一体架构

"本数据集主要涉及1、一种基于脉动阵列的稀疏卷积神经网络加速器架构，通过模型与硬件协同设计，均衡稀疏负载、优化片外访存，实现了显著的性能提升；2、存储感知的FPGA的部分动态可重构系统的分区、调度和布局规划的实验参数设置与实验结果；3、采用ReL-PSP函数和存内计算的每推理1.38nJ无时钟混合信号神经形态架构数据。 主要数据包括1、负载均衡示意图、通道聚类示意图、自适应数据流配置示意图、Sense架构图、实验结果数据；2、存储感知的FPGA的部分动态可重构系统的分区、调度和布局规划的测试用例的参数设置、生成任务模块形状的对比、任务模块划分、调度和布局结果的对比、重新选择任务模块形状的实验结果等；3、无时钟混合信号神经形态处理器电路架构和仿真结果数据及图表。"

搜集汇总

背景与挑战

背景概述

本数据集聚焦于可重构的存算一体架构，包含基于脉动阵列的稀疏卷积神经网络加速器、存储感知的FPGA部分动态可重构系统以及无时钟混合信号神经形态处理器的相关数据。数据涉及负载均衡示意图、实验参数设置、仿真结果和图表等，总数据量为16.93MB，涵盖52个文件。