SynCircuitData-v0.1

SynCircuitData是一个用于自动生成大规模合成数字电路的框架。该仓库提供了数据生成和评估的脚本，使研究人员能够高效地创建和分析合成电路数据集。

SynCircuitData is a framework for automatically generating large-scale synthetic digital circuits. This repository provides scripts for data generation and evaluation, enabling researchers to efficiently create and analyze synthetic circuit datasets.

原始信息汇总

SynCircuitData 数据集概述

数据集基本信息

• 名称: SynCircuitData
• 访问地址: SynCircuitData-v0.1
• 用途: 自动化生成和分析大规模合成数字电路数据，支持研究和AI应用。

主要特点

• 自动化生成大规模合成数字电路的流水线。
• 提供数据生成和评估的脚本。
• 支持合成电路数据与真实电路数据的相似性分析。
• 集成先进的图扩散模型。

环境要求

• Python包: dgl, torch, networkx, requests, openai, scipy, scikit-learn

数据生成流程

1. 骨架生成

• 工具: Verilog到图解析器 (参考MasterRTL中的vlgir解析器)
• 位置: skeleton_gen/
• 模型: EDGE图扩散模型
• 训练: 运行train.sh
• 推理: 运行sample.sh

2. 后处理

• 位置: postprocess/
• 目的: 为生成的图添加边方向和属性
• 训练: 使用train.py
• 推理: 使用infer.py
• 图优化: 运行make_valid.py

3. 锥形代码生成

• 位置: cone_code_gen/
• 步骤:
  1. 运行run.sh生成锥形代码
  2. 使用sample_results.py获取拼接电路
  3. 运行gen_top.py生成顶层模块
  4. 使用flatten_design.py扁平化设计

评估

• 位置: eval/
• 综合: 运行parallel_yosys.py获取优化后的网表
• 相似性分析: 在analysis/文件夹中提供脚本

AI应用

• PPA任务: 参考MasterRTL中的脚本进行功耗、性能和面积估计

致谢

• EDGE: Efficient and Degree-Guided Graph Generation via Discrete Diffusion Modeling
• MasterRTL: A Pre-Synthesis PPA Estimation Framework for Any RTL Design

搜集汇总

数据集介绍

构建方式

在数字电路设计领域，SynCircuitData-v0.1数据集通过自动化流程构建大规模合成数字电路。该数据集采用三阶段生成管道：首先利用基于EDGE图扩散模型的骨架生成技术，将真实电路设计转化为CDFG表示；随后通过后处理模块对生成的无向图进行边方向和属性标注，确保符合设计约束；最后通过锥形代码生成技术整合电路模块，形成完整的数字电路设计。整个流程结合了Verilog解析、图神经网络和自动化脚本技术，实现了高效可扩展的电路数据生成。

特点

作为面向AI研究的专用数据集，SynCircuitData-v0.1具有显著的技术特性。其采用先进的图扩散模型生成电路骨架，确保合成数据与真实电路在拓扑结构上的相似性；数据集支持完整的电路设计流程，从骨架生成到最终网表优化一应俱全；特别集成了与MasterRTL框架的兼容性，便于进行功耗-性能-面积(PPA)预估任务。该数据集还包含专门的评估模块，可对合成电路与真实电路进行相似性分析，为AI模型训练提供质量保障。

使用方法

研究人员可通过Hugging Face平台直接获取预生成的SynCircuitData-v0.1数据集。使用前需配置包含dgl、torch等依赖的Python环境。数据集提供完整的生成管线脚本，用户既可调用现成数据，也能通过修改skeleton_gen中的训练参数自定义电路特征。针对AI应用场景，eval目录下的评估脚本支持对生成电路进行综合与相似性分析，而集成MasterRTL框架后，还可开展PPA预估等高级研究任务。所有生成步骤均配有详细脚本说明，支持从骨架生成到最终电路合成的全流程控制。

背景与挑战

背景概述

SynCircuitData-v0.1是由香港科技大学等研究机构开发的自动化大规模数字电路生成框架，旨在为AI驱动的电子设计自动化（EDA）研究提供高效数据支持。该数据集采用先进的图扩散模型EDGE，通过解析真实电路设计的Verilog代码生成合成电路图，并整合了MasterRTL框架的预合成PPA评估技术。其核心价值在于解决了传统电路设计数据获取成本高、规模受限的痛点，为电路架构搜索、功耗面积优化等研究方向提供了丰富的训练样本。

当前挑战

在领域问题层面，该数据集需克服合成电路与真实电路在时序约束、功耗特性等方面的分布差异，确保生成数据能有效迁移至实际EDA应用。构建过程中面临三大技术挑战：基于CDFG表示的图结构生成需保持电路拓扑合法性；后处理阶段的边方向标注必须符合数字电路的逻辑级联规则；锥形代码生成环节依赖外部API导致的可扩展性限制。此外，评估环节需建立合成电路与商用标准单元库的兼容性验证体系。

常用场景

经典使用场景

在数字电路设计领域，SynCircuitData-v0.1数据集为研究人员提供了一个高效生成大规模合成数字电路的框架。通过自动化生成和评估流程，该数据集能够模拟真实电路设计的复杂性，为电路优化和AI模型训练提供丰富的数据支持。其经典使用场景包括电路设计的预合成分析、性能预测以及自动化设计流程的验证。

解决学术问题

SynCircuitData-v0.1数据集解决了数字电路设计中的多个关键学术问题。首先，它填补了真实电路数据稀缺的空白，为研究人员提供了可扩展的合成数据来源。其次，通过集成先进的图扩散模型，该数据集支持电路设计的相似性分析和性能评估，为电路优化算法的开发提供了基准。此外，其自动化生成流程显著降低了研究门槛，加速了数字电路设计领域的创新。

衍生相关工作

SynCircuitData-v0.1数据集衍生了一系列经典研究工作，尤其是在电路设计与AI交叉领域。例如，基于该数据集的EDGE图扩散模型被用于生成高质量的电路图，而MasterRTL框架则利用这些数据实现了高效的预合成PPA估计。此外，该数据集还推动了电路相似性分析和自动化设计工具的研究，为数字电路设计的智能化发展奠定了基础。