支持可配置的输入输出精度的微架构设计

本数据集主要涉及1、用于MAC操作的节能无ADC转置存内计算宏单元数据；2、面向边缘高效CNN训练的异构芯片架构数据；3、基于三维堆叠DRAM的存内处理深度神经网络加速器设计空间探索数据；4、通过子阵列间电荷回收提高DRAM刷新能效数据。主要数据包括1、用于MAC操作的节能无ADC转置存内计算宏单元整体架构、电路结构和仿真结果数据及图表；2、面向边缘高效CNN训练的异构芯片架构、电路结构和仿真结果数据及图表；3、存内处理深度神经网络加速器设计空间探索的分析、设计和实验数据及图表；4、通过子阵列间电荷回收提高DRAM刷新能效的电路结构、时序和实验数据及图表。

搜集汇总

背景与挑战

背景概述

该数据集聚焦于支持可配置输入输出精度的微架构设计，主要包含节能无ADC转置存内计算宏单元、面向边缘高效CNN训练的异构芯片架构、基于三维堆叠DRAM的存内处理深度神经网络加速器设计空间探索，以及通过子阵列间电荷回收提高DRAM刷新能效的相关数据。数据涵盖架构设计、电路结构、仿真结果和实验图表，应用于集成电路和半导体技术领域。