低杂散全数字锁相环型频率合成技术设计仿真测试数据集

基于22-nm CMOS工艺的全数字频率综合器测试数据，面向高频集成电路设计与全数字锁相环技术领域，围绕“宽频带、低相位噪声及低杂散的全数字频率合成技术”核心科学问题开展系统性数据采集与整理，主要记录了16~24GHz频率范围覆盖能力、相位噪声（≤-80dBc/Hz@10kHz、≤-90dBc/Hz@100kHz、≤-100dBc/Hz@1MHz）及小数杂散（≤60dBc）等关键指标，同时涵盖设计框图、仿真结果、第三方测试图表、测试报告、科技报告、论文专利等多元数据。数据集采集自中国科学院微电子研究所，包含：频率范围与相位噪声测试数据）、小数杂散测试数据、技术仿真与实验报告、论文成果、设计支撑数据及专利文档，总数据量约75MB。该数据集通过实测图表与理论方法验证了在片自校准技术对高频锁相环性能的提升，为宽频带频率合成、相位噪声优化及杂散抑制提供了可复用的设计参考，支撑了高频通信与雷达系统的关键技术突破。