Handle硬件描述与编译工具的性能评测数据集

随着摩尔定律放缓，专用硬件加速器成为提升计算效率的关键。现场可编程逻辑门阵列（FPGA）因其灵活性广泛用于微架构探索与应用加速，但FPGA编程仍面临挑战。当前硬件设计方法学中，寄存器转移级（RTL）描述语言性能优越但开发效率低；高层次综合（HLS）提升抽象层级却难以保证硬件性能；新兴硬件构造语言则往往受限于领域特定性与表达能力。此外，不同层级硬件表示的语义隔阂导致跨层次优化困难，应用与架构间的映射信息缺失也阻碍了性能分析。本文基于新型硬件描述、生成与编译工具Handle，构建了一个功能类似于开源加速器NVDLA部分模块的二维卷积加速器，并与商用HLS工具Vitis HLS的实现进行对比。数据集包含Handle、NVDLA（Verilog实现）与Vitis HLS（C++实现）的代码及相关实验数据，从开发周期、计算时间与硬件资源使用等方面评估不同设计方法学的敏捷性与性能。同时，利用Polybench基准集进一步比较了Handle与HLS在常用张量算子上的硬件效率。数据采集综合了代码统计、模型估算、FPGA实测与综合工具报告，覆盖开发效率、运行性能与资源开销等多维度指标，旨在为未来芯片设计方法学研究与工具开发提供关键数据支持。数据量共2.93MB。

搜集汇总

背景与挑战

背景概述

该数据集聚焦于硬件描述与编译工具Handle的性能评测，通过构建二维卷积加速器，并与NVDLA和Vitis HLS的实现进行对比，从开发效率、运行性能和资源开销等多维度评估不同设计方法学。数据采集综合了代码统计、模型估算、FPGA实测和综合工具报告，旨在为芯片设计方法学研究与工具开发提供关键数据支持。数据集包含代码及相关实验数据，总数据量约3MB，文件格式包括xlsx、cpp等。