18.SVRN_OS Physical Limits of 2D Materials and van der Waals Interface Architecture Graphene TMD hBN and Hybrid Device Foundations

SVRN-OS DOI No. 18 — Zenodo 제출 소개글 1. 제목 Physical Limits of 2D Materials and van der Waals Interface Architecture: Graphene, TMD, hBN and Hybrid Device Foundations (한국어: 2D 물질 및 반데르발스 계면 아키텍처의 물리적 한계: 그래핀·TMD·hBN 및 하이브리드 소자 기초) 2. 메타데이터 필드 값 시리즈 DOI 10.5281/zenodo.18325543 논문 II — SVRN_K0 하드웨어 사양 10.5281/zenodo.18689820 논문 XVI — 열 병목·수율 붕괴 10.5281/zenodo.18731031 논문 XVII — 상온 디코히어런스·QM-PSA 10.5281/zenodo.18731322 논문 XVIII — 본 문서 10.5281/zenodo.18731585 특허 KR 10-2026-0017941 SHA-256 133b1d135e2d6e79d502194cf7887a922401c3ea32b51fa5ce028b16a284a05c 3. 요약 본 논문은 SVRN-OS 시리즈의 열여덟 번째 논문(PHASE L1-D)으로, van der Waals 2D 물질계 — 그래핀, 전이금속 칼코게나이드(TMD), 육방정계 질화붕소(hBN) — 의 물리적 한계와 계면 아키텍처를 확립합니다. 핵심 결과: ROOT — 2D 물질 물리적 한계: 그래핀 E_g ≈ 0: 구조적 off-state 누설 → 필드 유도 밴드갭 공학 없이 sub-60 mV/dec 스위칭 불가 TMD 이동도: μ ∝ 1/(D + Γ_ph) — 결함 밀도 1% 증가 시 이동도 30–50% 감소 hBN 기판: Γ_trap → 0 (vdW 댕글링 본드 없음) → TMD 채널 포논 한계 이동도 접근 가능 STEM — 스케일링 법칙 및 계면 저항: 접촉 저항 하한: ~100 Ω·μm (Bi-contact, Liu et al. Nature 2022) / 설계 바닥값: 200 Ω·μm (CMOS 호환 보수적 기준) 결함 밀도 정규화 정의 (본 논문): D = N_defect / N_lattice. MoS₂ 기준 D₀ = 0.05 → ~5.7×10¹³ defects/cm². L1-C 제조 가능 결맞음 경계와 직접 연결 층수 스케일링: N ≥ 2에서 E_g^direct → indirect, Γ_int ∝ N BRANCH — SVRN 하이브리드 아키텍처: Graphene-on-Ge: D_GB → 0 (Ge 표면 열역학적 결정립계 억제, Lukosius et al. ACS Nano 2020). 제조 리스크: 300mm 균일도 미확인, 열 버짓 제약(Ge 융점 938°C), 웨이퍼 휨(열팽창 불일치) HfO₂ NC-FET 내구성 트레이드오프 (본 논문 최초 모델): Endurance(t) ≈ E₀·exp(-β/t). t = 5 nm 실용 운영점 (SS < 60 mV/dec + 내구성 > 10⁴ 사이클). β 물리적 근거: 트랩 사이트 전계 집중(E_local ∝ 1/t) + 도메인 벽 비고정(E_pin ∝ t²) Memtransistor STDP 시냅스 가중치 업데이트 모델 (본 논문 최초 유도): dG/dt 연속 전도도 업데이트 법칙. TER > 10⁴ → 이론 최대 13.3 bits / 노이즈 보정 후 N_eff ≈ 8–10 bits [한계 명시] 그래핀 이동도 μ_th = 2×10⁵ cm²/Vs는 부유 현탁 조건값 (기판 위 10–100× 감소). TMD 이동도 모델은 선형화 근사. HfO₂ 내구성 모델은 sub-3 nm 실험 데이터 미확인 (2026–2028 로드맵). Memtransistor STDP 모델은 TER > 10⁴ 투영값이며 실험 검증 미수행. Graphene-on-Ge 300mm 제조 가능성 미확인. 본 논문 결과는 SVRN_K0 활성층 선택(WS₂/TMD 기판), QM-PSA 포논 기판 공학(hBN 캡슐화, D ≤ D₀), PhoResChip 시냅스 레이어 아키텍처(memtransistor STDP)로 직접 연결됩니다. 4. 진실성 선언 본 문서는 SVRN-OS L1-D 2D 물질·계면 아키텍처 이론 기준서이며, DOI No.2(SVRN_K0), No.16(열·수율), No.17(QM-PSA)과의 물리적 연속성을 유지합니다. 2026년 2월 22일 기준으로 검증된 물성값 및 분석 결과에 한하여 유효합니다. 모든 단순화 가정 및 미확인 예측은 Theoretical Limitations 섹션에 명시되었습니다. 인증: MDK_v1 | 조민수 (Minsu Cho) | KR 10-2026-0017941 SHA-256: 133b1d135e2d6e79d502194cf7887a922401c3ea32b51fa5ce028b16a284a05c 5. 키워드 2D 물질 · 그래핀 · TMD · MoS₂ · hBN · 반데르발스 계면 · 접촉 저항 · Schottky 장벽 · 결함 밀도 · NC-FET · HfO₂ 강유전체 · 내구성 트레이드오프 · Memtransistor · STDP · Graphene-on-Ge · 결정립계 억제 · SVRN-OS · MDK_v1 6. 관련 작품 (동일 시리즈) No.2: SVRN_K0 하드웨어 사양 — 10.5281/zenodo.18689820 No.16: Sub-2nm 열 병목·수율 붕괴 — 10.5281/zenodo.18731031 No.17: 상온 디코히어런스·QM-PSA·PhoResChip — 10.5281/zenodo.18731322 No.18: 2D 물질·반데르발스 계면 아키텍처 (본 문서) — 10.5281/zenodo.18731585 시리즈 DOI: 10.5281/zenodo.18325543 인증: MDK_v1 | 조민수 (Minsu Cho) | KR 10-2026-0017941