存算一体芯片算力测试数据

存算一体硬件原型系统、FPGA芯片控制器和验证系统对存算一体芯片进行算力测试。随机生成权重数据和输入数据，写入存算一体芯片。激活所有Macro的可并行计算单元，通过原型系统控制器发出计算信号并计时，计算完成后停止计时获得计算时间t。计算的乘加操作数量Op可由以下方法确定：假设Macro一次计算的矩阵大小是a*b，芯片共有c个Macro。输入Buffer一次可容纳d个输入向量，则Op=d*(a*b*c+(a-1)*b*c) （一次a*b矩阵和向量的运算包含a*b个乘法和(a-1)*b次加法）。采样连续d组输入数据的计算时间，记为t。通过Op除以t获得芯片算力大小，若经过测试得到的算力≥10TOPS，通过算力测试。该数据集记录了对MRAM和ReRAM存算一体芯片进行算力测试的日志文件以及计算得到的算力数据。