Koios

Koios数据集是由德克萨斯大学奥斯汀分校创建的一套深度学习加速基准电路集，包含19个电路设计，覆盖多种神经网络类型、设计规模和数值精度。数据集旨在为FPGA架构和CAD研究提供更贴近实际的基准，通过高度的数据并行性、异构性和流水线深度，以及对FPGA架构特性的广泛利用，帮助研究人员识别架构低效并优化CAD工具。该数据集适用于探索针对深度学习优化的FPGA架构，解决现有学术基准集在深度学习领域不足的问题。

The Koios dataset is a deep learning acceleration benchmark circuit suite created by The University of Texas at Austin, which includes 19 circuit designs covering various neural network types, design scales and numerical precisions. This dataset aims to provide more practical benchmarks for FPGA architecture and CAD research. By leveraging high degrees of data parallelism, heterogeneity and pipeline depth, as well as extensive utilization of FPGA architectural characteristics, it helps researchers identify architecture inefficiencies and optimize CAD tools. This dataset is applicable to exploring deep learning-optimized FPGA architectures, addressing the shortcomings of existing academic benchmark suites in the deep learning field.

搜集汇总

数据集介绍

构建方式

在深度学习日益普及的背景下，现有FPGA架构与CAD研究缺乏代表性基准电路。Koios数据集应运而生，它包含19个精心设计的深度学习加速基准电路，覆盖多种神经网络类型、设计规模、实现风格、抽象层次与数值精度。这些电路基于Verilog HDL实现，部分源自RTL设计，部分由高层次综合（HLS）工具自动生成。为确保与开源Verilog-to-Routing（VTR）流程兼容，研究团队对设计进行了系统性修改，包括替换Odin II不支持的Verilog语法和供应商特定IP核，并开发自动化脚本以简化适配过程。所有基准电路均开放源代码，集成于VTR框架中，便于研究者直接使用。

特点

Koios数据集具有显著区别于现有基准套件的特性。其电路规模从1.1万到108.5万个网表原语不等，平均原语数量是VTR基准的3.7倍。这些设计深度流水线化，超过60%的基准关键路径逻辑深度不超过5级，平均频率达137 MHz，比VTR基准高1.7倍。在资源异质性方面，Koios电路的DSP与BRAM密度分别比VTR基准高1.8倍和4.7倍，且不同设计在软逻辑、DSP和BRAM的使用比例上呈现广泛分布。此外，电路包含大量宽总线、大型归约树、硬块级联和高扇出结构，能够全面考验CAD工具在不同方面的处理能力。

使用方法

Koios基准电路专为FPGA架构探索与CAD工具优化而设计，主要与VTR流程协同工作。使用者可直接将基准电路与提供的FPGA架构描述文件（支持复杂DSP功能）一同输入VTR，进行打包、布局、布线和时序分析。对于需要评估新型硬块（如张量处理单元）的研究，可通过修改综合引擎以提取特定电路模式，或直接在基准电路中实例化新块（在VTR架构文件中定义）来实现。此外，基准电路包含条件编译选项，可在不同架构下自动切换为行为级Verilog实现，确保跨平台兼容性。研究者也可通过调整架构参数（如DSP与BRAM密度比）进行系统性的架构空间探索。

背景与挑战

背景概述

随着深度学习在众多领域的广泛应用，现场可编程门阵列（FPGA）因其大规模并行性、灵活性和能效优势，成为加速深度学习工作负载的重要平台。然而，FPGA架构与计算机辅助设计（CAD）工具的优化高度依赖于基准测试电路的质量，而现有的学术基准套件如MCNC20、VTR和Titan等，均未涵盖深度学习领域的设计，导致研究人员难以针对深度学习目标FPGA进行有效的架构探索与CAD优化。为填补这一空白，2021年，由德克萨斯大学奥斯汀分校、多伦多大学及新不伦瑞克大学的研究人员联合发布了Koios基准套件。该套件包含19个精心设计的电路，覆盖多种加速神经网络、设计规模、实现风格、抽象层次与数值精度，旨在为FPGA架构与CAD研究提供具有代表性的深度学习工作负载基准，推动相关领域的发展。

当前挑战

Koios数据集所解决的领域问题在于，现有FPGA基准套件缺乏深度学习相关设计，导致研究人员无法准确评估针对深度学习优化的FPGA架构与CAD算法。该挑战体现在：传统基准电路规模小、同构性强，无法反映深度学习工作负载的大规模、高数据并行性、深度流水线及对DSP和BRAM等硬块的高密度需求。构建过程中面临的挑战包括：确保19个基准电路与开源Verilog-to-Routing（VTR）流程兼容，需替换Odin II不支持的Verilog构造及厂商特定IP核；处理来自高层次综合（HLS）工具生成的不可读代码；设计复杂的FPGA架构描述文件以捕捉现代FPGA特性（如多精度DSP块、专用级联链等），并确保基准电路在架构探索中能有效暴露不同资源类型的瓶颈，如布线拥塞、硬块级联约束等。

常用场景

经典使用场景

在FPGA架构与计算机辅助设计（CAD）研究领域，Koios基准测试集被广泛用于评估和优化面向深度学习工作负载的可编程逻辑架构。由于现有基准集多源于传统数字电路设计，缺乏对深度神经网络加速器特性的捕捉，Koios通过提供涵盖卷积神经网络、循环神经网络、多层感知机及强化学习等多样化模型的19个电路设计，使研究者能够在统一的开放框架下，系统性地分析大规模、高并行度、深度流水线化的DL加速电路对FPGA资源利用、时序收敛及布线拥塞的影响，从而为新型架构的探索奠定坚实基础。

解决学术问题

Koios基准测试集有效解决了FPGA学术界长期面临的基准电路与深度学习领域脱节的问题。此前，研究者评估DL优化型FPGA架构时，不得不自行构建测试电路，导致实验难以复现且不同工作间缺乏可比性。Koios填补了该空白，其设计涵盖多种数值精度、加速范式及电路结构，能够揭示现有CAD工具在处理高DSP/BRAM密度、大规模扇出、宽总线及硬块级联等DL电路特性时的瓶颈。通过该基准集，学术界得以系统性地评估逻辑块、DSP块及BRAM架构的改进方案，推动了面向DL的FPGA架构设计方法论从经验驱动向数据驱动转变。

衍生相关工作

Koios基准测试集的发布催生了多项与之紧密相关的经典研究工作。其中，Eldafrawy等人利用Koios中的乘法器与矩阵乘法微基准，系统评估了逻辑块内嵌入影子乘法器对DL性能的提升效果，提出了多种算术位打包优化方案。Arora等人则基于Koios中的TPU-like设计，探索了在FPGA中集成张量切片（Tensor Slices）的架构，验证了其相比传统软逻辑在能效比上的显著优势。此外，Boutros等人借助Koios中不同精度的DSP密集型基准，研究了支持低精度乘法的增强型DSP块设计，相关成果已被应用于Intel Agilex架构的DSP模块中。这些衍生工作共同证明了Koios作为DL优化型FPGA研究基石的重要价值。