Data_verilog files.zip

Name: Data_verilog files.zip
Creator: Zhang, Yi
Published: 2024-07-29T00:00:00+08:00

Figshare2024-07-29 更新2026-04-08 收录

电路设计

逻辑电路采样

数据链接：

https://figshare.com/articles/dataset/Data_verilog_files_zip/26396413/1 数据链接链接失效反馈

官方服务：

资源简介：

Verilog programs for sampling to generate logical fragments

提供机构：

Zhang, Yi

创建时间：

2024-07-29

AMSnet 2.0

电路设计

人工智能

AMSnet 2.0是一个大规模的模拟和混合信号电路设计数据集，包含了2686个电路的原理图图像、Spectre格式的网表、OpenAccess格式的数字原理图以及电路组件和网的位置信息。该数据集是为了解决多模态大语言模型在电路图识别、理解和网表生成方面的困难而创建的。AMSnet 2.0通过一个数据标注平台收集了来自教科书和公开竞赛的原理图图像，并进行了人工标注。数据集的建设过程包括图像收集、原

arXiv2025-05-14 更新4032

circuitgen-datasets-private

电路设计

布局生成

CircuitGen Private Artifacts 数据集包含用于 'netlist_to_layout_v1' 实验谱系的私有 CGDSL 数据和已发布的工件。数据集主要分为两个部分：1) 用于在其他机器上重启或复现实验的 reproduction/restart snapshot，包含训练/评估代码、环境快照、缓存的分割/词汇文件、源根清单和运行配方；2) 用于分析运行的 experim

Hugging Face2026-03-07 更新170

高速宽温光模块原理图数据集

光模块设计

电路设计

高速宽温光模块原理图数据集为使用EDA软件设计高速宽温光模块的电路原理图用于实现光模块的功能。进行元件选型后，使用EDA软件建立元件库，根据功能不同将元件划分到不同区域并正确连接，绘制完整的电路图，使用DRC功能检查电路图，修改完成后得到高速宽温光模块原理图数据

国家基础学科公共科学数据中心110

AMSbench

电路设计

多模态评估

AMSbench是一个全面的数据集，旨在评估多模态大型语言模型（MLLMs）在模拟/混合信号（AMS）电路设计领域的感知、分析和设计能力。该数据集包含约8000个测试问题，跨越多个难度级别，并评估了八种主流模型。AMSbench的创建过程涉及收集来自学术界和工业界的多种数据模态，包括教科书、幻灯片、GitHub代码、电路图、表格/图表、行业报告和学术研究论文。数据集的构建旨在解决现有MLLMs在复

arXiv2025-05-30 更新600

DatapathBench

电路设计

基准测试

一组数据路径电路设计和验证基准测试的集合

github2025-05-16 更新120