PPAPlace-5000

PPAPlace-5000 是用于芯片布局优化任务的数据集，源自论文《PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization》，该论文已被 2026 年 IEEE/ACM 国际计算机辅助设计会议（ICCAD 2026）接收。数据集包含 5,000 个训练对，每个对由一个完整的混合尺寸 DREAMPlace 布局（DEF 格式）和对应的后全局布线（post-global-routing）标签组成，标签包括最差负时序松弛（WNS）、总负时序松弛（TNS）、总功耗和核心面积。这些标签通过一致的 ChiPBench/OpenROAD 流程生成。数据来自 10 个开源 ChiPBench 设计，每个电路贡献 500 个布局。数据集支持后布线 PPA 预测、布局排名、跨电路泛化、学习布局目标以及机器学习在电子设计自动化中的应用研究。PPAPlace-5000 is a dataset for chip placement optimization tasks, derived from the paper PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization, accepted by the 2026 IEEE/ACM International Conference on Computer-Aided Design (ICCAD 2026). The dataset contains 5,000 training pairs, each consisting of a complete mixed-size DREAMPlace placement (in DEF format) and corresponding post-global-routing labels, including Worst Negative Slack (WNS), Total Negative Slack (TNS), total power, and core area. These labels are generated through a consistent ChiPBench/OpenROAD flow. The data comes from 10 open-source ChiPBench designs, with 500 placements contributed by each circuit. The dataset supports research on post-routing PPA prediction, placement ranking, cross-circuit generalization, learning placement objectives, and machine learning applications in electronic design automation.

原始信息汇总

PPAPlace-5000 数据集概述

基本信息

• 名称: PPAPlace-5000
• 许可证: other（第三方设计材料的衍生数据）
• 规模: 1K < n < 10K（5,000个训练样本）
• 所属会议: ICCAD 2026（IEEE/ACM国际计算机辅助设计会议）
• 作者: Ruogu Chen, Jie Han（阿尔伯塔大学）
• 论文: arXiv:2608.13790
• 压缩包大小: 8.47 GiB

数据集内容

该数据集为芯片布局优化任务提供训练数据，包含：

• 训练样本: 5,000对（布局DEF文件 + 标签JSON文件）
• 电路数量: 10个开源ChiPBench设计
• 每电路样本数: 500个
• 布局表示: 完整的混合尺寸DEF文件（包含宏单元和标准单元）
• 后全局布线标签: 最差负时序裕量（WNS）、总负时序裕量（TNS）、总功耗、核心面积

电路构成

电路	布局数	标签数	压缩包大小
bp_be12	500	500	0.20 GiB
bp_fe	500	500	0.17 GiB
bp_multi	500	500	0.90 GiB
dft68	500	500	0.22 GiB
ethernet	500	500	0.18 GiB
isa_npu	500	500	4.97 GiB
mor1kx	500	500	0.44 GiB
or1200	500	500	0.14 GiB
swerv_wrapper43	500	500	0.54 GiB
vga_lcd	500	500	0.70 GiB

标签字段说明

PPAPlace 目标	OpenROAD 字段	含义
WNS	globalroute__timing__setup__ws	最差建立时间裕量
TNS	globalroute__timing__setup__tns	总负建立时间裕量
Power	globalroute__power__total	估算总功耗
Area	globalroute__design__core__area	核心面积

索引文件

根目录下的 samples.csv 和 samples.jsonl 提供5,000行的轻量级索引，包含归档路径、标签、生成参数和文件大小等信息，每行记录电路、配置ID、归档成员路径、文件大小、DREAMPlace超参数、随机种子及后全局布线标签。

数据生成方法

• 每个电路采样1,000个确定性DREAMPlace配置
• 执行混合尺寸全局布局、宏单元合法化和仅标准单元布局
• 通过ChiPBench/OpenROAD后全局布线流程生成标签
• 保留500个具有完整DEF/标签对且宏布局不同的候选样本
• 宏单元仅在第三阶段标记为FIXED，宏坐标在各样本间不固定

许可与来源说明

• 数据集标记为 license: other
• 生成的布局DEF文件源自ChiPBench基准输入
• ChiPBench顶层BSD-3-Clause声明包含在 THIRD_PARTY_NOTICES.md
• DREAMPlace和OpenROAD作为生成工具未在归档中重新分发
• 重新分发前需审查第三方声明

下载与使用

可通过Hugging Face客户端下载完整发布包或单个电路数据，支持命令行和Python编程方式下载。使用时需配合ChiPBench的LEF/设计文件进行训练。

搜集汇总

数据集介绍

构建方式

PPAPlace-5000 数据集由阿尔伯塔大学的研究团队构建，旨在为芯片布局优化提供跨阶段监督学习的基础。构建流程基于 DREAMPlace 对 10 个开放的 ChiPBench 设计进行确定性随机配置采样，每个电路初始生成 1000 个布局候选，随后经过宏单元合法化及标准单元布局等步骤，并利用 OpenROAD 流程完成全局布线后的时序、功耗和面积标注。最终，通过严格筛选，每个电路保留 500 个具有完整 DEF 文件和标签 JSON 的布局样本，确保宏单元位置具有多样性和可区分性。

特点

该数据集的核心特点在于其跨阶段监督信号——标签源自全局布线后的物理指标，而非布线前的代理预测。每个样本包含完整的混合尺寸 DEF 布局，涵盖宏单元和标准单元，支持全空间特征的提取。数据集的多样性由不同随机种子和配置参数保证，且各电路贡献均衡的样本数量。此外，索引文件 samples.csv 提供了轻量级的元数据，便于快速访问和训练，同时数据压缩格式（zstd）优化了存储和传输效率。

使用方法

使用 PPAPlace-5000 时，用户可通过 Hugging Face 客户端下载完整数据集或按需选择特定电路的数据。下载后，需解压 zstd 归档至指定目录，并配合 ChiPBench 提供的 LEF/设计文件构建训练所需的结构。随后，利用 PPAPlace 仓库中的训练脚本，指定数据根目录和电路列表，即可执行端到端的模型训练。该数据集支持多种研究任务，包括后布线 PPA 预测、布局排序、跨电路泛化以及学习型布局目标优化，为电子设计自动化领域的机器学习研究提供了标准化的基准。

背景与挑战

背景概述

随着集成电路设计复杂度持续攀升，传统芯片布局优化过度依赖线长等早阶代理指标，难以精准反映布线后真实的时序、功耗与面积（PPA）表现。为弥合布局阶段与物理实现终局之间的评估鸿沟，阿尔伯塔大学的Ruogu Chen与Jie Han于2026年构建了PPAPlace-5000数据集，其作为ICCAD 2026录用论文《PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization》的官方训练语料，系统性地将5,000组由DREAMPlace生成的混合尺寸布局方案与OpenROAD全局布线后的WNS、TNS、总功耗及核心面积标签一一对应。依托10个开源ChiPBench电路，每电路均匀贡献500个样本，为可微布局目标学习、布线后PPA预测及跨电路泛化研究提供了首个规模完备的基准资源，有力推动了机器学习在电子设计自动化中的深度融通。

当前挑战

该数据集所驱动的核心挑战在于布局优化领域长期存在的跨阶段目标失配问题，即仅凭线长等代偿性指标无法忠实映射布线后时序与功耗表现，致使布局决策偏离物理实现最优解。构建过程中，研究团队面临多重技术壁垒：其一，需在确定性随机采样的基础上，于1,000份DREAMPlace配置中筛选出500个宏单元位置互异且具备完整DEF/标签对的样本，确保空间特征的多样性与均衡性；其二，需在布局阶段维持宏单元坐标的动态调整，仅在标准单元合法化期间将其固定，既保障布局合理性又保留宏观布局的灵活性；其三，需协调ChiPBench/OpenROAD流程以产出高度一致的全局布线后标注，同时应对庞大压缩包（8.47 GiB）的存储与传输效率，以及源自第三方设计材料的许可合规与溯源归属问题。

常用场景

经典使用场景

PPAPlace-5000数据集在电子设计自动化（EDA）领域占据重要地位，其经典使用场景聚焦于芯片布局优化中的可微目标学习。该数据集为每个电路提供500个完整的混合尺寸布局（DEF文件）及其对应的全局布线后时序、功耗和面积标签，构建了从布局到物理设计结果之间的直接映射。研究者可借助此数据集训练图神经网络或卷积模型，预测布局质量指标（如最差负时序裕量WNS、总负时序裕量TNS、总功耗和核心面积），从而实现对候选布局的快速排名与筛选。这一场景突破了传统依赖线长作为代理指标的局限，为跨阶段目标的可微建模提供了高质量的训练材料，推动了布局优化从启发式向数据驱动的范式转变。

衍生相关工作

围绕PPAPlace-5000数据集，学术界涌现出一系列衍生工作。其中最直接的是基于该数据集训练的PPAPlace模型，其通过可微的跨阶段目标函数，实现了布局生成与性能预测的联合优化，已在ICCAD 2026发表。后续研究中，研究者将数据集用于开发布局排序网络，将PPA预测作为奖励信号，结合强化学习框架，进一步探索更优的布局策略。另有工作基于该数据集训练图神经网络，提取宏单元放置的时空特征，尝试解决混合尺寸布局中的宏规划问题。此外，数据集还被用于评估不同预训练策略对跨电路泛化能力的影响，催生了多种领域自适应方法。在更广泛的层面，该数据集促进了EDA领域与其他机器学习方法的交叉融合，例如生成对抗网络（GAN）用于布局合成、Transformer用于捕获全局布局依赖等，形成了一个以数据驱动的芯片布局优化研究分支，其影响力持续扩展。

数据集最近研究

最新研究方向

PPAPlace-5000数据集的最新研究方向聚焦于芯片布局优化中的跨阶段可微目标学习，其核心突破在于将后全局布线阶段的时序、功耗与面积标签引入训练，取代传统的线长代理指标。这一前沿方向与电子设计自动化中机器学习与物理设计深度融合的趋势相呼应，尤其在图神经网络对混合尺寸布局的泛化预测、布局排序及跨电路迁移学习方面具有重要价值。该数据集由ICCAD 2026录用的论文支撑，提供了5000对完整的DREAMPlace布局与OpenROAD标签，为可微布局目标的学习提供了规模化、多样化的基准，推动了PPA预测与布局优化从经验驱动向数据驱动的范式转变，对提升芯片设计自动化水平具有深远意义。