面向硬件加速器生成的高层次综合数据集

面向硬件加速器生成的高层次综合数据集主要面向硬件加速器自动生成、高层次综合设计空间探索及PPA优化研究需求建设，旨在为人工智能辅助的前端综合算法训练、工具性能评估和不同设计方案对比提供规范化数据支撑。数据集由复旦大学集成电路与微纳电子创新学院依托高性能计算服务器产生，数据来源包括多种C/C++算法内核基准、编译优化过程及EDA工具综合分析结果。数据生成过程中，首先采用Polygeist将源码转换为基于MLIR的多层级中间表示，进一步生成动态调度数据依赖图和编译优化信息；随后将中间表示转换为可综合硬件描述，调用Verilator开展周期级仿真，并通过Yosys/ABC等工具完成逻辑综合和报告解析。数据集主要记录算法源码特征、动态调度数据依赖关系、HDF IR和AEU IR等中间表示、Chisel/Verilog格式RTL代码，以及资源消耗量、时钟周期、执行时间等QoR与PPA评估数据。数据格式主要包括.mlir、.scala、.v和.sbt，数据量为574.17MB。