小芯片集成标准互连设计文件数据

本数据集聚焦于小芯片（芯粒）高密度互连设计与仿真需求，旨在构建一套体系化、标准化、模块化的互连设计与验证数据框架，以支持快速互连结构生成、电学评估、协议验证和跨芯粒集成架构探索。本数据集选取当前行业主流的 AIB（Advanced Interface Bus）协议和 UCIe（Universal Chiplet Interconnect Express）协议作为研究基础，涵盖其在不同封装区域（如核心区、HSIO 区、供电区）的布局、走线、等效模型、电气需求与信号传输行为。数据主要包括：小芯片集成标准互连设计报告、信号仿真模型、电源仿真模型、互连信号的测试说明、仿测验证报告等，数据体量约126MB。本数据集根据不同的数据传输类型（并行高速数据通道、控制通道、同步时钟通道、供电网络等）与封装区域对模块进行划分，使得每个模块的互连结构、布线规则、信号模型、电源网络结构和验证需求都能独立描述、快速复用。这种模块化方法不仅降低了复杂互连网络的仿真规模，也提高了设计流程的可扩展性与自动化程度。同时，数据集中系统性开展电源完整性（Power Integrity, PI）分析，包括直流压降（IR Drop）、交流阻抗（PDN Impedance）以及电流密度（Current Density）等指标，重点关注在高密度互连情况下 PDN 的振荡特性、局部供电噪声及多芯粒协同工作下的瞬态电流变化。这些数据能够在后续芯粒协同仿真中用于驱动真实的供电噪声场景，从而提升电气仿真的准确性。