基于百万级别阵列在导线电阻条件下的乘累加误差率数据

该数据集针对基于STT-MRAM的大规模存算阵列中的导线电阻（Wire Resistance）引起的乘累加（MAC）误差进行建模和分析，适用于寄生电阻的硬件优化和算法设计研究。导线电阻会分担一部分电压，使到达器件一端的电压小于输入电压，使到达输出端的电压小于交叉单元的电压，仿真的寄生线电阻包括位线（bitline）、源线（sourceline）。乘累加数据来源AlexNet网络第一层，基于电路仿真执行乘累加模拟运算。

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背景与挑战

背景概述

该数据集针对STT-MRAM大规模存算阵列中导线电阻引起的乘累加误差进行建模与仿真分析，考虑了位线和源线寄生电阻的影响。数据来源于AlexNet网络第一层的电路仿真，可用于寄生电阻相关的硬件优化与算法设计研究。