基于机器学习工具设计的数字集成电路设计数据集

基于机器学习工具设计的数字集成电路设计数据集主要面向人工智能辅助EDA工具协同、数字集成电路全流程设计及多工艺节点应用验证等研究需求建设，旨在为机器学习辅助逻辑综合、布局布线和签核分析的流程复现、工具评估与数据协同提供标准化支撑。该数据集由杭州行芯科技有限公司联合项目各课题参与单位，依托高性能服务器测试集群产生。数据生成过程中，以国产可重构AI加速器CGRA为设计案例，集成课题一至课题三形成的机器学习辅助EDA工具，结合国产商业EDA软件以及课题五提供的四个工艺节点设计套件和工艺库，构建并运行逻辑综合、布局布线和签核分析流程。数据集主要包括输入网表、SDC约束和VCD事件翻转文件，以及流程产生的Verilog逻辑网表、DEF物理网表、SPEF寄生参数文件、TWF时序窗口文件和RPT签核报告等。数据格式主要为.v、.def、.sdc、.vcd和.rpt，压缩前数据量为194GB，压缩后数据量约为76.84GB。