官方服务:
资源简介:
Cell library from Wallaby V1
应用场景:
创建时间:
2022-09-01
相关数据集
时序分析测试门级网表数据集
时序分析测试门级网表数据集主要用于高精度时序仿真分析测试。门级网表主要记录了数字电路设计过程中,编写完verilogHDL以后,通过逻辑综合生成的物理网表,网表里包括了基于晶圆厂提供的时序单元库所生成的各种组合电路、时序电路、时钟。数据量为435Kbyte。
国家基础学科公共科学数据中心580
针对传感器专用集成电路标准化设计规则采集实验数据
本数据集包含工艺流程,关键工艺开发,流片报告,设计规则,器件模型,PDK及相应1项发明专利。数据来源于芯联集成电路制造股份有限公司开发的传感器专用集成电路制造平台上。类型是文件,共8件。其中文件1~2为设计规则,文件采集地点为浙江省绍兴市,采集时间2022年1月至2024年11月。文件3~6为传感器专用集成电路标准化设计工艺支撑数据,文件采集地点为浙江省绍兴市,采集时间2022年1月至2024年1
国家基础学科公共科学数据中心190
Data and code underlying the research of: SRIF-ADC for CIM accelerators
This targets neuromorphic and general-purpose arithmetic applications. A scalable and reliable integrate and fire circuit ADC (SRIF-ADC) design for CIM architectures is presented, suitable for stringe
Mendeley Data2024-06-25 更新130
Data and code underlying the research of: SRIF-ADC for CIM accelerators
This targets neuromorphic and general-purpose arithmetic applications. A scalable and reliable integrate and fire circuit ADC (SRIF-ADC) design for CIM architectures is presented, suitable for stringe
Mendeley Data2024-06-25 更新250
Dataset supporting the article entitled “Graceful performance modulation for power neutral transient computing systems"
This dataset supports the article entitled “Graceful Performance Modulation for Power-Neutral Transient Computing Systems” accepted for publication in IEEE Transactions on Computer-Aided Design of Int
Mendeley Data2024-01-31 更新140



